Formal Methods for Scheduling of Latency-Insensitive Designs

(Latency-Insensitive Design) theory was invented to deal with SoC timing closure issues, by allowing arbitrary fixed integer latencies on long global wires. Latencies are coped with using a resynchronization protocol that performs dynamic scheduling of data transportation. Functional behaviour is preserved. This dynamic scheduling is implemented using specific synchronous hardware elements: RelayStations (RS) and Shell-Wrappers (SW). Our first goal is to provide a formal modeling of RS and SW, that can then be formally verified. As turns out, resulting behaviour is k-periodic, thus amenable to static scheduling. Our second goal is to provide formal hardware modeling here also. It initially performs Throughput Equalization, adding integer latencies wherever possible; residual cases require introduction of Fractional Registers (FRs) at specific locations. Benchmark results are presented, run on our KPassa tool implementation. Key-words: repetitive cyclic scheduling, formal models, synchronous languages, digital circuits, latency insensitive designs, Systems-on-chip, electronic system-level design in ria -0 01 37 49 5, v er si on 2 22 M ar 2 00 7 Méthodes formelles pour ordonnancer des systèmes Latency-Insensitive Résumé : La théorie de Conception Insensible aux latences (LID) a été inventée pour traiter des questions de clôture temporelle dans les Systèmes-sur-Puce (SoC). L’objectif est d’autoriser des latences arbitraires (mais constantes) sur les longues connexions globales du système. Les différences entre latences sont gérées par un protocole de contrôle de flux, qui aboutit à une resynchronisation par ré-ordonnancement dynamique des transports de données. Un aspect important de la théorie est de définir des éléments synchrones, de nature matérielle, permettant de synthétiser ces mécanismes protocolaires et les implantations de connexions latentes qui les supportent: ce sont les Station-Relais, pour diviser les connexions en segments de latence unitaire, et les Conteneurs de composants IP pour définir l’horloge explicite d’activation de ces composants. Notre premier but dans ce rapport est de donner une spécification formelle de ces éléments, qui puissent être combinés et dont la correction effective soit effectivement prouvée. Il apparâıt ensuite que, sous certaines hypothèses naturelles de structure, le comportement des systèmes LID se révèle ultimement k-periodique, et donc que des ordonnancements statiques se révèlent calculables de manière exacte avant exécution. Ceci utilise des travaux déjà établis dans d’autres contextes, que nous rappelons. Nous utilisons ensuite ces résultats pour optimiser radicalement l’implantation des protocoles, substituer des Registres Fractionnaires (FR) plus simples aux Stations de Relais, et rendre superflue la signalisation du contrôle de flux. Ceci réclame plusieurs étapes, dont une égalisation en valeur entière des latences admissibles dans les boucles comportementales, et un calcul d’accessibilité pour déterminer les lieux résiduels d’insertion de FRs. Ces algorithmes ont été implantés dans un logiciel Kpassa, dont nous étudions l’efficacité sur des cas d’étude. Mots-clés : ordonnancement cyclique répétitif, modèles formels, langages synchrones, circuits digitaux, systèmes insensibles à la latence, Système-sur-Puce, Conception de systèmes electroniques in ria -0 01 37 49 5, v er si on 2 22 M ar 2 00 7 Formal Methods for Scheduling of Latency-Insensitive Designs 3